據(jù)韓媒thelec最新報(bào)道，三星電子對(duì)外披露了其下一代DRAM設(shè)計(jì)的具體細(xì)節(jié)，此設(shè)計(jì)整合了多項(xiàng)前沿新技術(shù)，意在突破傳統(tǒng)內(nèi)存擴(kuò)展所面臨的局限。

2月15日至19日，在美國(guó)舊金山舉行的國(guó)際固態(tài)電路會(huì)議（ISSCC 2026）上，全球存儲(chǔ)巨頭三星電子展示了其下一代DRAM技術(shù)的突破性進(jìn)展。這款原型產(chǎn)品融合了垂直溝道晶體管（VCT）與先進(jìn)的晶圓間混合銅鍵合技術(shù)，成功構(gòu)建了“4F2”架構(gòu)，標(biāo)志著DRAM存儲(chǔ)單元尺寸縮小至物理極限的新路徑，為克服傳統(tǒng)內(nèi)存擴(kuò)展瓶頸提供了切實(shí)可行的解決方案。

圖源：三星電子

長(zhǎng)期以來(lái)，主流DRAM采用6F2（3F×2F矩形）結(jié)構(gòu)，但隨著制程微縮接近物理極限，短溝道效應(yīng)日益顯著，導(dǎo)致柵極對(duì)電流的控制力下降，漏電流增加。

三星此次展示的4F2（2F×2F正方形）架構(gòu)，通過(guò)引入垂直溝道晶體管（VCT）徹底改變了這一局面。與傳統(tǒng)水平排列的晶體管不同，VCT將溝道垂直豎立。這種設(shè)計(jì)使得工程師能夠在不增加芯片占地面積的情況下，通過(guò)增加溝道高度來(lái)維持有效的溝道長(zhǎng)度，從而有效緩解短溝道效應(yīng)。據(jù)三星透露，相較于目前的6F2結(jié)構(gòu)，新架構(gòu)可將DRAM單元尺寸縮小約30%，從而使每片晶圓的芯片產(chǎn)量提升約20%。

此外，4F2設(shè)計(jì)巧妙地將存儲(chǔ)單元電容器與位線分離。在傳統(tǒng)水平結(jié)構(gòu)中，兩者距離過(guò)近易產(chǎn)生寄生電容干擾，影響讀取裕量。新架構(gòu)通過(guò)增加組件間距，顯著降低了電干擾，確保了數(shù)據(jù)讀寫(xiě)的可靠性。

盡管VCT結(jié)構(gòu)優(yōu)勢(shì)明顯，但其制造工藝極為復(fù)雜。高縱橫比的垂直硅柱蝕刻及柵極對(duì)準(zhǔn)難度極大，若在單晶圓上集成所有電路，外圍電路（如解碼器和傳感放大器）極易在高溫制程中受損。

為此，三星創(chuàng)新性地采用了“單元覆蓋外圍”（COP）和“外圍覆蓋單元”（PUC）架構(gòu)。該方案將存儲(chǔ)單元陣列與外圍電路分別在不同的晶圓上制造，優(yōu)化各自的工藝條件以提升良率，隨后通過(guò)垂直堆疊合二為一。實(shí)現(xiàn)這一堆疊的關(guān)鍵在于三星采用的“晶圓間混合銅鍵合技術(shù)”。該技術(shù)利用銅和介電材料直接連接上下晶圓，實(shí)現(xiàn)了超高密度的互連。

數(shù)據(jù)顯示，三星已將DRAM晶圓鍵合所需的互連數(shù)量從2880萬(wàn)個(gè)大幅減少至約1000萬(wàn)個(gè)，鍵合間距壓縮至約300納米。這一精度遠(yuǎn)超NAND閃存中使用的700納米間距，更優(yōu)于高帶寬存儲(chǔ)器（HBM）中微米級(jí)的間距，展現(xiàn)了極高的工藝水準(zhǔn)。

針對(duì)這款“10納米級(jí)4F2 16Gb DRAM原型”，三星進(jìn)行了嚴(yán)苛的溫度測(cè)試。在零下25攝氏度至95攝氏度的寬溫范圍內(nèi)，雖然高溫下寫(xiě)入失敗比特?cái)?shù)有所增加，但均處于可修復(fù)范圍內(nèi)。測(cè)試結(jié)果表明，其總寫(xiě)入失敗比特?cái)?shù)與數(shù)據(jù)保持時(shí)間的比例與傳統(tǒng)平面DRAM相當(dāng)，證明了該芯片已具備基本的可靠性。

不過(guò)，雙層晶圓鍵合可能使信號(hào)路徑復(fù)雜化，引入電壓干擾及RC延遲（電阻 - 電容延遲），進(jìn)而影響讀寫(xiě)速度。三星表示，目前正致力于解決這些技術(shù)難題，以確保未來(lái)性能不受損。

三星表示，計(jì)劃到2030年，將DDR DRAM的數(shù)據(jù)傳輸速度從當(dāng)前的約7 Gbps提升至每引腳10 Gbps，同時(shí)將每比特的能耗從約3皮焦耳降低至2皮焦耳。